FRAMOS SLVS-EC RX IP CORE
Was ist der SLVS-EC RX IP Core?
Der FRAMOS SLVS-EC RX IP Core ist ein Empfänger-FPGA-Modul, das die Byte-zu-Pixel-Konvertierung des eingehenden Bilddatenstroms übernimmt. Der IP-Core gibt Pixeldaten über das Parallel Pixel Interface (PPI) aus, das einfach mit der FPGA-Logik des Kunden verbunden werden kann. Es wird vielseitige Unterstützung für alle SONY-Sensoren erwartet, die SLVS-EC Version 1.2, 2.0 und 3.0 bei maximaler Bitrate unterstützen, unabhängig von der erforderlichen Anzahl von Spuren oder der Bittiefe.
Warum den SLVS-EC RX IP-Core verwenden?
TDer FRAMOS SLVS-EC RX IP Core ermöglicht es Architekten und Ingenieuren von eingebetteten Bildverarbeitungssystemen, das volle Potenzial von hochauflösenden Bildsensoren auszuschöpfen. Der IP Core ermöglicht die maximale Geschwindigkeit der Sony-Bildsensorschnittstelle SLVS-EC mit hoher Bandbreite bis Version 3.0 für kristallklare, hochauflösende Bildgebungsanwendungen.
Wofür steht SLVS-EC und wozu ist es gut?
Der Schnittstellenstandard Scalable Low Voltage Signaling with Embedded Clock (SLVS-EC) von Sony hat sich als bevorzugte Schnittstelle für hochauflösende und schnelle Bildsensoren von Sony herausgestellt und ermöglicht einen höheren Durchsatz, eine bessere Signalintegrität und einfachere Designs. Ingenieure, die Lösungen mit AMD-Xilinx FPGAs und SoCs entwickeln, profitieren enorm von der Verwendung des SLVS-EC RX IP Core, des Evaluation Boards und der getesteten Quellcodebeispiele von FRAMOS. Gerätehersteller und Kameralieferanten können das Risiko beim Design minimieren und gleichzeitig von den Vorteilen der neuesten Hochgeschwindigkeitsschnittstelle von Sony profitieren, wodurch der Prozess der Erstellung von Bildverarbeitungssystemen beschleunigt wird.
7 Hauptvorteile unseres IP-Core
Byte-zu-Pixel-Konvertierung für SLVS-EC v1.2/v2.0 /v3.0 
Risikominimierung bei der Integration, Verkürzung der Markteinführungszeit 
Referenzimplementierung zur Bewertung und Anleitung 
Flexible Lane-Unterstützung in einem IP-Core 
Unterstützung für GCC und 8b10b-Code 
Fehlerkorrektur und Unterstützung für ROI-Überlappung 
AXI4-Lite-Kommunikation und -Steuerung SLVS-EC RX IP Core für AMD-Xilinx FPGAs
- Encrypted RTL
- Quellcode Optionen verfügbar
- Simulationsumgebung (ModelSim)
- Benutzerhandbuch
- Referenzdesign-Anwendungshinweis
- UltraScale™ FPGA-Familie
- FPGA- und SoC-Familie der 7er-Serie
- Ultrascale+™ FPGA- und SoC-Familie
- Kria™ K26 SOM
- Versal™-Familie
PARAMETER | WERT |
|---|---|
Produktname | SLVS-EC RX IP Core für AMD-Xilinx |
Standardversion | SLVS-EC v1.2, v2.0, v3.0
|
Typ | Empfänger (RX) |
Steuerungsschnittstelle | AXI4-Lite |
Eingangsschnittstelle | SLVS-EC v1.2, v2.0, v3.0 |
Unterstützte Lanes | 1, 2, 4, 8 (vom Benutzer konfigurierbar und abhängig von der Unterstützung der Hardware) |
Baudrate(n) | [1]: 1.2 Gbps, [2]: 2.5 Gbps, [3]: 5 Gbps, [4]: 10 Gbps |
Pixelformat(e) | 8, 10, 12, 14, 16 Bit pro Pixel (RAW) (Dynamische Modusänderung) |
Dynamische Modusänderung | Ja (Pixelformat) |
CRC / ECC | Unterstützt (konfigurierbar) |
Embedded-Daten | Unterstützt |
ROI Overlapping | Unterstützt |
| Name | Manufacturer | Product Type | Specification | Target Device Type | Supported Devices |
|---|---|---|---|---|---|
| SLVS-EC RX IP Core Source | FRAMOS | IP Core, Source Code (VHDL) | Supports Sony SLVS-EC up to v3 standard, Receiver FPGA module performing byte-to-pixel conversion from incoming SLVS-EC data stream | FPGA, SoC, Supported AMD Architectures: 7-Series FPGA and SoC family, Ultrascale™ FPGA family, Ultrascale+™ FPGA and SoC family, Kria™ K26 SOM, Versal™ family | |
| SLVS-EC RX IP Core Evaluation Kit | FRAMOS | IP Core, Encrypted RTL, Time limited | Supports Sony SLVS-EC up to v3 standard, Receiver FPGA module performing byte-to-pixel conversion from incoming SLVS-EC data stream | FPGA, SoC, Supported AMD Architectures: 7-Series FPGA and SoC family, Ultrascale™ FPGA family, Ultrascale+™ FPGA and SoC family, Kria™ K26 SOM, Versal™ family | |
| SLVS-EC RX IP Core AMD Encrypted | FRAMOS | IP Core, Encrypted RTL | Supports Sony SLVS-EC up to v3 standard, Receiver FPGA module performing byte-to-pixel conversion from incoming SLVS-EC data stream | FPGA, SoC, Supported AMD Architectures: 7-Series FPGA and SoC family, Ultrascale™ FPGA family, Ultrascale+™ FPGA and SoC family, Kria™ K26 SOM, Versal™ family |
Artikel und Downloads
Article “Shorten the Time-to-Market“
Flyer “FRAMOS SLVS-EC RX IP Core“